G/Ç bağlantı noktası bildirimleri, maket modunda regexp kullanarak nasıl kaldırılır

Question

abc_d modülünü başlatmaya çalışıyorum ve tüm bağlantı noktalarının abc üst modülünde G/Ç bağlantı noktaları olarak bildirilmesini istemiyorum. 'u output bağlantı noktası olarak bildirmek için hariç tutmak istiyorum.

module abc(/*AUTOARG*/); 
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
/*AUTOWIRE*/ 
abc_d u_abc_d(/*AUTOINST*/); 
endmodule 
//Localvariables: 
//verilog-auto-output-ignore-regexp:("ex_out_port") 
//END: 

beklenen kod:

module abc (/*AUTOARG*/ 
/Inputs 
input port1; 
input port2; 
/Outputs 
output port3; 
output port4; 
/*AUTOWIRE*/ 
wire ex_out_port; 

//Instance 
abc_d u_abc_d(/*AUTOINST*/ 
.port1 (port1), 
.port2 (port2), 
.port3 (port3), 
.port4 (port4), 
.ex_out_port (ex_out_port)): 
endmodule 

İlgili zaten cevap sorular:

• Using Regular Expressions for Verilog Port Mapping
• using emacs auto's to instansiate a stub module (inputs=0, outputs=[]

Answer 1

Sizin verilog-auto-output-ignore-regexp biraz kapalı. Ben herhangi bir kod örnekleri belgelerinde veya SSS gnore-regexp bulmak mümkün değildi "ex_out_port"

//verilog-auto-output-ignore-regexp: "ex_out_port" 

etrafında parantez bıraktıktan sonra çalışır. https://www.veripool.org/boards/15/topics/1635-Verilog-mode-Scope-for-AUTO_LISP-

---

Bilginize: I (verilog-modunun sahipleri) veriloop sitesinde bir forum bir örnek buldunuz sen kesinlikle Verilog-1995 sözdizimi aşağıdaki veya verilog-modunun eskimiş sürümünü çalıştırıyorsanız sürece, Verilog-2001 yılından beri desteklenen bir ANSI stili başlığındaki için

module abc(/*AUTOARG*/); 
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
/*AUTOWIRE*/ 

:

module abc(
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
); 
/*AUTOWIRE*/ 

O işlevsel olan değişim düşünebiliriz ve davranışsal olarak üretilen kodun daha az satırı ile aynıdır.