"Bağlantı noktası" için geçersiz çıkış veya giriş bağlantı noktası bağlantısı "

Question

İki nokta FFT için küçük bir kod yazdım. Girişlerim (64 bit karmaşık) IEEE-754 biçimindedir (çift kesinlik). benim kodları (kelebek modülü, toplayıcı/çıkarıcı modülü, testbenç):

http://pastebin.com/RNRx6J2E

Ben hataların aşağıdaki listeyi karşı karşıyayım testbençi taklit deneyin:

http://pastebin.com/LRnRzv4A

PS: Ben yeni başladım Yazının stili kötü olabilir. Lütfen bu sorunu çözmeme yardımcı olun.

Answer 1

this numaralı bağlantıya atıfta bulunan yorum OP tarafından yorumlanmıştır. Kodunuz tüm SystemVerilog simülatörleri ile iyi çalışıyor. modülünün çıkışınınwire'a bağlanması gerekir. Aşağıdaki şekil bakınız: den

çıkış portu içindeki modül reg veya wire bir olabilir. Ancak, bu modül örneği olduğunda, , net veya wire'a bağlanmalıdır. IEEE 1800-2012 atfen

, Bölüm 23.3.3:

her bir bağlantı noktası bağlantı, bir bağlantılı öğe bir sinyal kaynağı ve olacaktır lavabo, bir sürekli atama kaynağının olacaktır diğer , bir sinyal havuzu olacaktır. Atama, giriş veya çıkış portları için kaynaktan kaynağa sürekli bir atama olacaktır.

port başka porta, bir örnekleme olarak bağlı olan, bir sabit atama ve bu nedenle her zaman net olmak hedef noktası gereklidir.

Yani, bu kodda, regoutr1, outr2 vb tellerin değerlerini çıkış modülüne add_sub için telleri bağlanmak ve atamak

ben EDAPlayground here tüm simülasyon araçlarıyla kod simüle gelmiş

// Draw wires to be connected as output 
    wire [63:0] t1,t2,ti1,ti2; 

    // Drive all regs from values of wires 
    always @* 
    begin 
     outr1 = t1; 
     outr2 = t2; 
     outi1 = ti1; 
     outi2 = ti2; 
    end 

    // Change : Wires connection 
    add_sub adder1(en,clk,inr1[63],inr2[63],inr1[62:52],inr2[62:52],inr1[51:0],inr2[51:0],1'b0,t1[63],t1[62:52],t1[51:0]); 
    //... 

ve iyi çalışıyor. this ve this benzeri sorulara başvurun.