Verilog (veya vhdl) dilinin bir ayrıştırıcısını yazacağım ve ayrıştırılan verilerin çok sayıda manipülasyonunu (dönüşüm çeşitlerini) yapacağım. Gerçekten büyük dosyaları (tam Verilog tasarımları, 10K satır kadar büyük) ayrıştırmak niyetindeyim ve en sonunda Verilog'un çoğunu destekleyeceğim. Yazmayı umursamıyorum, ancak başka bir kural için destek eklediğimde kodun herhangi bir bölümünü yeniden yazmak istemiyorum.Parsec veya mutlu (alex ile) veya uu-parsinglib
Haskell'de hangi kütüphaneyi önerirsiniz? Haskell'i tanıyorum ve daha önce Happy'i (oynamak için) kullandım. Parsec'i kodda ayrıştırılmış dizeyi dönüştürmek için kullanma imkanlarının olduğunu hissediyorum (bu büyük bir artı). Uu-paringlib ile hiç deneyimim yok.
Tam bir gramer verilog/VHDL ayrıştırmak için bunlardan biri tavsiye edilir? Benim asıl endişem, ayrıştırılmış veriyi kendi başıma kullanabileceğim kolaylık ve 'doğruluk'. Hız öncelikli bir sorun değildir.
Bu büyük bir projedir. Bir Verilog ayrıştırıcı çok karmaşıktır. –
Evet, gerçekten. Verilogun bir kısmını desteklemek, doktora sırasında verilog ile yapmak istediğimi göstermek için yeterince iyi. ama doktora sonrası bile devam etmek istiyorum. Yani gerçekten uzun vadeli bir yatırım. Haskell'in tasarıya uyup uymadığını bilmek istiyorum. Bu dili seviyorum. – Dilawar
Peki, sonunda ne yaptın? Seçiminizden memnun musunuz? – Schiavini