Gerçek dönüştürme işlevinin tamsayısı

Question

VHDL'de bir tamsayı tipi nesneyi gerçek bir türe dönüştürmek için ortak bir dönüştürme işlevi var mı? Bu bir test tezgahı içindir, bu yüzden sentezlenebilirlik bir sorun değildir.

Answer 1

aşağıdaki gibi gerçek için tamsayı dönüştürebilirsiniz:

signal i: integer; 
signal R: Real; 

... 

R <= Real(i);