VHDL: generic map setup

Question

Bu kurulum neden çalışır? (: Tamsayı: 1 M) aracılığıyla dışarı 1 olmak limanın biraz belirtmek istiyorum ama ne zaman M-1 0 downto sadece hayır mantıklı 0 aşağı 0, olurdu

component mux2to1 is 
generic (M : integer := 1); -- Number of bits in the inputs and output 
port (input0 : in m32_vector(M-1 downto 0) := (others => '0'); 
     input1 : in m32_vector(M-1 downto 0) := (others => '0'); 
     sel  : in m32_1bit; 
     output : out m32_vector(M-1 downto 0)); 
end component; 

Ben genric haritalarını anlamak yoludur .

Answer 1

@ @ kullanıcı1155120'de, 1 öğeye sahip bir dizi olabilir. (0'a kadar 0) 1 öğeye sahip olur.

Ancak yapmak için başka bir önemli nokta vardır: VHDL de belirli bir tür 1 elemanının bir dizi eleman türü ile aynı tür değil

. Yani, örneğin, std_logic ve std_logic_vector(0 downto 0) farklı türlerdir. Birini diğerine atayamazsın. std_logic bir skaler iken, std_logic_vector(0 downto 0) bir dizi türüdür.

Bu türler arasında "dönüştürmek" için dizi türünü dizine eklemeniz gerekir. Yani, sinyallerle

signal S : std_logic; 
signal A : std_logic_vector(0 downto 0); 

Eğer S veya tam tersi bir atayamıyoruz, fakat yapabileceğin bu:

A(0) <= S; 

veya bu:

S <= A(0); 

yapabilirsiniz ayrıca dizin dizi port . Yani,

entity HAS_ARRAY_PORT 
    port (P : in std_logic_vector(0 downto 0)); 
end; 

ile bunu yapabilirsin:

L: entity work.HAS_ARRAY_PORT port map (P(0) => S);