SystemVerilog aşağı yayınlamayı destekliyor mu (temel nesneyi türetilmiş bir nesneye dönüştürmek)? Öyleyse nasıl?SystemVerilog, downcasting'i destekliyor mu?
class base;
int a = 5;
endclass
class extend extends base;
int b = 1;
endclass
module test;
initial begin
base m_base;
extend m_extend;
m_base = new();
m_extend = new();
$cast(m_extend, m_base);
$display(m_extend.a);
end
endmodule
Değiştir ve EDA içinde oyun alanı örneğini yeniden:
aşağıdaki mahzun örnek çalışmıyor http://www.edaplayground.com/s/4/581
Yani mahzun eserler yalnızca: Burada
bazı çalışma örneğidir Kaynak nesne ilk kez yayınlandı. –
Evet, çoğu bölüm için. Açık bir yükselişin sonucu olmamalıdır, ancak türetilmiş bir nesnenin bir nesnesini işaret eden taban tipi referansa sahip olmanız gerekir. – dwikle