Spartan-6 FPGA çıkış yükselişi/düşüş süreleri

Question

Digilent Nexys 3 Spartan-6 kartında çalışan küçük bir VHDL projem var. Kodun varlıklarından biri harici olarak alınan saati faktör 2'ye böler. Harici saat sinyali çok iyi değil. Bir dikdörtgenden daha sinüs dalgasına benziyor ama bu farklı bir problem. Bu bölücü VHDL kodu - daha yapmaz:

library IEEE; 
use IEEE.std_logic_1164.all; 

entity mems_prescaler is 
port(
    aclkr : in std_logic; -- 6.144 MHz 
    mems_clk : out std_logic); -- 3.072 MHz 
end mems_prescaler; 

architecture Behavioral of mems_prescaler is 
    signal output : std_logic := '0'; 
begin 
    process(aclkr) 
    begin 
     if rising_edge(aclkr) then 
      output <= not output; 
     end if; 
    end process; 
    mems_clk <= output; 
end Behavioral; 

Ben mems_clk eşlenen pim ve yükselişte çıkış sinyalini kontrol ve saatleri beklediğim göre çok kötü görünüyor düşer. Her biri yaklaşık 70ns. PlanAhead'deki "Slew Type" ve "Drive Strength" ayarları bunu değiştirmez. Kapsam dışında Nexys 3 kartındaki PMOD pin başlığına hiçbir şey bağlı değil. Birisi bana ne denemem gerektiğini anlatabilir mi? Teşekkürler!

Answer 1

Dün soruma yanıtı buldum. Sorun, sorun oldu. Empedansı çok düşüktü, bu yüzden başka bir prob bulmak zorunda kaldım. Yaptığım şey için yeterince yükseliş ve düşüş zamanı görüyorum.